單項(xiàng)選擇題

在VHDL的進(jìn)程語句格式中，敏感信號表列出的應(yīng)當(dāng)是設(shè)計(jì)電路的（）信號。

A.輸入
B.輸入和輸出
C.輸出
D.時(shí)鐘

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